AMD ZEN 5 마이크로아키텍처

||<table bordercolor=black><table width=100%><bgcolor=white> x86 CPU 마이크로아키텍처 ||

{{{#!wiki style="margin:0 -10px -5px; min-height:calc(1.5em + 5px); color: #fff;" {{{#!folding [ 펼치기 · 접기 ] {{{#!wiki style="margin:-5px -1px -11px; color: #000;"dark-style="color: #fff;"	<rowcolor=white> 등장 시기	패밀리 넘버 (10진법/16진법)	설계 기반	이름	공정 노드
고성능 지향 마이크로아키텍처 목록
1996년 3월	-	K5	K5	AMD 0.5 ~ 0.35 μm
1997년 4월	05 / 05h	K6	K6	AMD 0.35 ~ 0.18 μm
1999년 6월	06 / 06h	K7	K7-Athlon	AMD 0.25 ~ 0.13 μm
2003년 4월	15 / 0Fh		K8-Hammer	AMD 0.13 μm ~ 65 nm
2007년 9월	16 / 10h		K10	AMD 65 ~ 45 nm
2008년 6월	17 / 11h		K8 + K10 Hybrid	AMD 65 nm
2011년 6월	18 / 12h		K10 Llano	Common Platform Alliance SOI 32 nm
2011년 10월	21 / 15h	Bulldozer	Bulldozer	Common Platform Alliance SOI 32 nm
2012년 8월	21 / 15h		Piledriver	Common Platform Alliance SOI 32 nm
2014년 1월	21 / 15h		Steamroller	Common Platform Alliance 28 nm
2015년 6월	21 / 15h		Excavator	Common Platform Alliance 28 nm
2017년 3월	23 / 17h	Zen	Zen	GlobalFoundries 14 nm
2018년 4월	23 / 17h		Zen+	GlobalFoundries 12 nm
2018년 6월	24 / 18h		Hygon Dhyana	GlobalFoundries 14 nm
2019년 7월	23 / 17h		Zen 2	TSMC 7 nm
2020년 11월	25 / 19h		Zen 3	TSMC 7 nm
2022년 2월	25 / 19h		Zen 3+	TSMC 6 nm
2022년 9월	25 / 19h		Zen 4	TSMC 5 ~ 4 nm
2024년 7월	26 / 1Ah		Zen 5	TSMC 4 ~ 3 nm
미정	불명		Zen 6	미정
고효율 지향 마이크로아키텍처 목록
2011년 1월	20 / 14h	Bobcat	Bobcat	TSMC 40 nm
2013년 5월	22 / 16h	Jaguar	Jaguar	TSMC 28 nm
2014년 6월	22 / 16h		Puma	Common Platform Alliance 28 nm

}}}}}}}}} ||

1. 개요

2. 주요 변경점

• 코어 레벨 (Zen 4 마이크로아키텍처 대비)
• 명령어 집합
• AVX-512 VP2INTERSECT 지원
• AVX-VNNI 지원
• 프론트 엔드
• 분기 예측 개선

- L1 BTB의 크기가 1.5K → 16K로 크게 증가 (10.7x)
- L2 BTB의 크기가 7K → 8K로 증가'''
- TAGE의 크기가 증가
- 2-ahead 예측기 구조 도입
- 리턴 스택의 크기가 32 → 52 엔트리로 증가 (+62.5%)
• 명령어 캐시 레이턴시 및 대역폭 개선

- 명령어 인출 대역폭이 사이클당 32B → 64B 로 증가
• L2 명령어 TLB의 크기가 512 → 2048 엔트리로 증가 (4x)
• 이중 디코드 파이프라인 도입

- 디코더의 처리량이 사이클당 4 → 8 (2x4) 으로 확장 (스레드당 4, 단일 스레드시 4)
- Op 캐시의 처리량이 사이클당 9 → 12 (2x6) 로 확장 (스레드당 6, 단일 스레드시 6)
- 단일 스레드가 여러 클러스터를 활용할 수 있는 인텔 E코어와 달리 SMT 스레드 하나당 클러스터 하나가 사용된다.
• 백 엔드
• 정수 연산의 디스패치 폭이 6 → 8 으로 확장
• ROB(재정렬 버퍼)의 크기가 320 → 448 엔트리로 확장 (+40%)
• 정수 레지스터 파일 용량이 192 → 240 엔트리로 확장 (+25%)
• 부동소수점 레지스터 파일 용량이 192 → 384 엔트리로 확장 (2x)
• 플래그 레지스터 파일 용량이 192 엔트리로 확장
• 정수 스케줄러의 크기가 증가

- 스케줄러의 크기가 4x24(=96) → 88+56(=144) 엔트리로 확장 (+50%)
- 인텔 P코어와 유사한 통합 스케줄러 구성 채택
• 부동소수점 스케줄러의 크기가 증가

- 스케줄러 전 대기열의 크기가 64 → 96 엔트리로 확장 (+50%)
- 스케줄러의 크기가 2x32(=64) → 3x38(=114) 엔트리로 확장 (+78%)
• ALU의 수가 4 → 6 으로 증가 (+50%)
• 곱셈 유닛의 수가 1 → 3 으로 증가 (3x)
• 분기 유닛의 수가 2 → 3 으로 증가 (+50%)
• AGU의 수가 3 → 4 로 증가 (+33%)

- 사이클당 처리 가능한 로드의 수가 3 → 4 로 증가 (128비트 이상은 2로 동일)
- 사이클당 처리 가능한 128/256비트 스토어의 수가 1 → 2 로 증가
• Granite Ridge 등 데스크탑 및 서버 제품군은 한사이클에 AVX-512 SIMD 처리가 가능하다. 다만 모바일 제품군은 이전 젠 4 같이 256비트로 두사이클에 나눠서 처리한다.
• 메모리 서브시스템
• 로드/스토어 큐

- 크기 증가
• 프리페처

- 2D stride 프리페처 추가
- stream & region 프리페처 개선
• L1 데이터 캐시

- 용량이 32 KB → 48 KB 로 증가
- associativity가 8-way → 12-way 로 증가
- 대역폭이 2배로 증가
• L2 데이터 캐시

- associativity가 8-way → 16-way 로 증가
- 대역폭이 사이클당 32B → 64B 로 증가
• L3 데이터 캐시

- 레이턴시 소폭 개선
- In-flight miss의 최대 수가 320개로 증가
• 물리 설계
• 전력 차단(Power Gating) 기술 개선

3. 상세

3.1. Shimada Peak

3.2. Granite Ridge

3.3. Fire Range

3.4. Strix Halo

3.5. Strix Point

3.6. Kraken Point

3.7. Sonoma Valley

3.8. Turin

4. 공개 전

4.1. 공식 정보

• 2018년 4월 : 2세대 RYZEN 시리즈인 Pinnacle Ridge가 출시되기 직전, AMD가 공개한 RYZEN 시리즈 출시 기념 프로모션 동영상의 끝에 있는 각주에서 'ZEN 5 is an AMD internal codename for a future generation of ZEN architecture and is subject to change.'라고 (ZEN 5는 차세대 ZEN 아키텍처를 위한 AMD 내부 코드명이며 변경될 수 있습니다.) 명시된 글귀를 통해 ZEN 5 마이크로아키텍처가 이미 개발 중임을 암시했다.
• 2019년 7월 : AMD 수석 아키텍트의 프로필에 'RYZEN 스레드리퍼 시리즈, EPYC 시리즈용 Zen 5 마이크로아키텍처 기반 코어'라고 언급됐다.
• 2022년 6월 : 파이낸셜 애널리스트 데이가 발표되면서 공식 로드맵에 Zen 5가 본격적으로 나타났다. (공식 보도 자료)
  {{{#!wiki style="word-break: keep-all"

{{{#!wiki style="margin: 0 -10px -5px;min-height:26px" {{{#!folding [ 펼치기 · 접기 ] {{{#!wiki style="margin: -6px -1px -11px"	<tablewidth=100%><table bordercolor=#007c97><colbgcolor=#007c97><colcolor=white>
▲ CPU 마이크로아키텍처 전체 로드맵
▲ 데스크탑 CPU 로드맵
▲ 노트북 CPU 로드맵
▲ 서버 CPU 로드맵

{{{#!wiki style="margin: 0 -10px -5px;min-height:26px" {{{#!folding [ 펼치기 · 접기 ] {{{#!wiki style="margin: -6px -1px -11px"	<tablewidth=100%><table bordercolor=#f26522><colbgcolor=#f26522><colcolor=white>
▲ CPU 마이크로아키텍처 전체 로드맵

• 2022년 10월 : 모니터링 유틸리티인 HWiNFO의 7.30 이후 차기 업데이트 버전 변경 예정 목록에 'Added early support of some AMD Zen5 families.' (일부 AMD Zen5 제품군에 대한 조기 지원이 추가됐습니다.)가 명시됐으며, 해당 버전은 7.32 버전으로 2022년 11월 1일에 배포됐다.
  이전 세대가 2021년 7월 6일에 업데이트된 7.06 버전에서 처음 명시된 뒤로 1년 2개월 뒤에 출시됐으므로, Zen 5도 이와 비슷한 기간이라면 2024년 1월 하순이 된다. 4개월 전에 발표된 공식 슬라이드에서는 아예 'Coming in 2024' 문구로 나왔으므로, 아무리 빨라도 2023년에 출시될 가능성이 희박해졌음을 재차 암시해준 셈.
• 2023년 7월 : 7월 6일에 배포된 Linux 커널 패치 내역에서 Zen 5 마이크로아키텍처 기반 CPU로 암시되는 Family 1Ah가 포착되었다.
• 2024년 1월 : 1월 4일에 배포된 Linux 커널 패치 내역에서 AMD Family 1Ah가 Zen 5 마이크로아키텍처 기반 CPU임을 공식으로 확인할 수 있게 되었다. 이전 패치 버전과 다르게 명시적으로 표기된 점.
• 2024년 6월 : 컴퓨텍스 2024에서 Zen 5가 사용된 RYZEN 9000 시리즈와 RYZEN AI 300 시리즈가 발표되었다.
• 2024년 7월 : AMD Tech Day 2024에서 Zen 5에 관한 좀 더 자세한 정보가 공개되었고, 수석 아키텍트이자 Zen 계열 마이크로아키텍처의 아버지라 부를 수 있는 Mike Clark의 인터뷰도 진행되었다. (tom's HARDWARE, Chips and Cheese) 이후에 더 자세한 정보가 추가 공개되었다. (tom's HARDWARE)

4.2. 소문

• 2021년 2월 : Chips and Cheese 사이트의 주인장인 Cheese 본인이 들은 소문에 따르면 Zen 5가 Zen 4 대비 클럭당 성능 향상률이 Piledriver → Zen 1과 비슷할 것이고, Zen 1 대비 2.5~3배의 클럭당 성능일 것이라고 한다. 이는 Zen 4 → Zen 5가 9~18%(Piledriver → Steamroller), 4~15%(Steamroller → Excavator), 52%(Excavator → Zen)를 곱해서 약 72.3%가 되는 셈.
  그런데 Zen 1 대비 2.5~3배가 성립되려면 AMD가 공식 발표한 향상률인 2~5%(Zen → Zen+), 13%(Zen+ → Zen 2), 19%(Zen 2 → Zen 3)에, Zen 3 → Zen 4를 5.8~27%로 가정해야 2.5~3배가 된다. 소문으로만 전해졌던 25%(Zen 3 → Zen 4)로 계산하면 약 2.95배가 되며, 3일 뒤에 Cheese가 해당 글에 'Zen 4 기반 Genoa의 엔지니어링 샘플 CPU의 성능이 기존 Zen 3 기반 Milan CPU랑 같은 클럭일 때 약 29% 빠르다고 주장'한 내용을 덧붙임에 따라 29%로 계산하면 약 3.0486배가 된다.
  1년 6개월 뒤에 Zen 4가 정식 발표되면서 그 29%는 클럭당 성능이 아닌 '싱글스레드 성능'으로 밝혀졌지만, 클럭당 성능은 기하평균 13%로 밝혀짐에 따라 다시 계산해도 2.67배가 되어 2.5~3배 범위를 충족한다. 단, 19%(Zen 2 → Zen 3)와 13%(Zen 3 → Zen 4)가 자사의 테스트에 사용된 게임들이 다수 포함된 기하평균 값들이므로, 게임 및 게임과 관련된 벤치마크들을 배제해서 기하평균으로 다시 계산하면 각각 약 13.22%, 10%가 되어 약 2.47배가 된다.
• 2021년 4월 : MOEPC발 소문에 의해 ZEN 5 기반 APU 관련 내용이 처음으로 알려졌다. 코드네임은 'Strix Point'라고 하며, 12세대 코어 i 시리즈에 사용된 엘더 레이크(골든 코브 + 그레이스몬트)같은 하이브리드 프로세서 구조일 것이라고 한다. 만약 하이브리드 구조가 맞다면, iGPU 없는 칩렛 타입의 RYZEN 프로세서도 하이브리드 구조일 가능성이 매우 높다. 또한 이 하이브리드 구조 중 저전력 부분은 Zen 4D라는 Zen 4 아키텍처를 기반으로 한 아키텍처가 탑재될 것으로 알려졌다.
• 2021년 5월 : Bullsh1t_buster 트위터리안의 트윗에 따르면, 시스템 레벨 캐시(SLC) 메모리 계층인 L4 캐시 메모리가 탑재될 것이고, 하이브리드 프로세서로 갖출 소형 고효율 코어가 ZEN 4D 마이크로아키텍처 기반일 것이라고 한다. 그리고 2일 후, HXL 트위터리안의 증언에 따르면, iGPU 없는 칩렛 타입 RYZEN 프로세서의 코드네임이 'Granite Ridge'라고 하며, 먼저 소문으로 알려진 Strix Point와 함께 RYZEN 8000 시리즈로 넘버링 될 것이라고 한다. 4일 후, 차이나 타임즈발 소문을 통해 ZEN 5 기반 EPYC으로 추정되는 코드네임인 Turin이 처음 알려졌다.
• 2021년 8월 : Greymon55 트위터리안의 트윗에 따르면, Strix Point부터 APU에도 3 nm 노드 기반의 CCD와 5 nm 노드 기반의 IOD로 분리된 칩렛 구조일 것이라고 한다. 그리고 2일 뒤에, CCD, IOD, iGPU에 해당하는 GCD로 구성된 3칩렛 구조일 것이라고 덧붙였다.
• 2023년 2월 : RedGamingTech라는 유튜브 채널의 주장에 따르면, Zen 5 기반 CPU의 싱글스레드 성능이 22~30% 향상을 목표로 할 수 있으며, 새로운 캐시 메모리 계층 구조일 것이라고 한다. 한동안 잠잠하다가 오랜만에 등장한 Zen 5 관련 소문으로, 2년 전 소문에서 주장했던 약 72%의 클럭당 성능 향상률보다 그나마 현실적인 수준으로 언급됐다.
• 2023년 8월 : 데스크탑용 CPU 기준으로 라이젠 7000번대랑 동일한 IOD를 사용한다는 루머가 나왔다. 이렇게 되면 FCLK가 그대로거나 약간만 개선될 정도로 그칠 것으로 보이며[1], PCIe 레인 수 및 RDNA 2 iGPU까지 그대로 재활용 할 것으로 보인다.
• 2023년 9월 : 노트북용 APU에 RDNA 3.5 GPU를 사용한다는 유출정보가 나타났다. 데스크탑 CPU는 아직 확인되지 않았다.
• 2024년 2월 : AMD가 젠5와 젠5c를 서로 다른 공정으로 만든다고. Zen 5는 4nm로 기존 Zen 3~4처럼 8코어 CCX=CCD로, Zen 5c는 3nm로 16코어 CCX에 CCD당 CCX 2개[2]=32코어 CCD로 제조할 거라고 한다.
• 성능 향상 예상치가 10%부터 60%까지 매우 다양하게 나오고 있는데, 최대한 종합해서 보면 정수 30%, 부동소수점 10%일 가능성이 있다#[3].
• 데스크탑용 CPU 기준으로, 기본 램 클럭은 5600MHz, 최대 램 클럭은 8000MHz 이상, FCLK의 경우 최대 2400MHz를 지원할 예정이라고 한다.# DDR5에서 드디어 1:1:1 모드를 지원할 것으로 보인다.[4]