1. 개요2. 로직 공정
2.1. 28 nm/22 nm2.2. 20 nm
3. 패키징 기술2.2.1. 20SoC (CLN20SOC)
2.3. 16 nm/12 nm2.3.1. 16FF (CLN16FF)2.3.2. 16FF+ (CLN16FF+)2.3.3. 16FFC (CLN16FFC)2.3.4. 12FFC (CLN12FFC)2.3.5. 12FFC+/N12e
2.4. 10 nm2.4.1. 10FF (CLN10FF)
2.5. 7 nm/6 nm2.5.1. N7 (CLN7FF)2.5.2. N7HPC / N7 Large Die2.5.3. N7P2.5.4. N7+ (CLN7FF+)2.5.5. N6 (CLN6FF)2.5.6. N6e
2.6. 5 nm/4 nm2.7. 3 nm2.8. 2 nm2.9. A16[clearfix]
1. 개요
TSMC에서 제공하는 제조 공정에 대한 기술적인 세부사항을 다루는 문서이다. TSMC의 제조 공정을 시간 순으로 정리한 내용 및 평가 등은 TSMC/공정 노드 추이 문서에서 다룬다.2. 로직 공정
각 공정의 간단한 평가 - 제조 복잡도 - 칩 면적(밀도) - 성능 - 기타 특기사항 순으로 최대한 요약하여 작성하되, 중요도에 따라 각 항목의 순서를 바꾸어 서술한다.2.1. 28 nm/22 nm
TSMC의 레거시 공정이다.2.1.1. 28LP
2011년 양산을 시작한 SiON 기반 28 nm 공정이다.2.1.2. 28HP
HKMG 기반 28 nm 공정이다.2.1.3. 28HPL
2.1.4. 28HPM
2.1.5. 28HPC
2.1.6. 28HPC+
2.1.7. 22ULP
2.2. 20 nm
TSMC의 마지막 평면 공정으로, 더블 패터닝(LELE)이 도입되었다.2.2.1. 20SoC (CLN20SOC)
2014년 양산을 시작한 20 nm 공정이다.2.3. 16 nm/12 nm
TSMC 최초로 핀펫을 도입한 공정이다.2.3.1. 16FF (CLN16FF)
2014년 양산을 시작한 1세대 16 nm 공정이다. 핀펫 도입으로 성능이 크게 증가하였으나 20 nm 공정 대비 CPP 및 배선층의 축소는 이뤄지지 않았다. 다만 셀 높이가 소폭 감소하여 트랜지스터 밀도가 약간 증가하였다. (기존 HD 9T 576 nm → 7.5T 480 nm)2.3.2. 16FF+ (CLN16FF+)
2015년 양산을 시작한 2세대 16 nm 공정으로 트랜지스터 성능 및 전성비가 증가하였다.2.3.3. 16FFC (CLN16FFC)
2016년 양산을 시작한 3세대 16 nm 공정으로 제조 비용을 개선하였다.2.3.4. 12FFC (CLN12FFC)
2017년 양산을 시작한 16 nm 기반 파생 공정으로, 기존 7.5T 고밀도 라이브러리에 더해 6T(96cpp) 초고밀도 라이브러리를 추가로 제공하고 SDB를 도입하여 밀도를 개선하였고, 전력 효율 또한 개선하였다.2.3.5. 12FFC+/N12e
HBM 베이스 다이 등에 사용된다.2.4. 10 nm
16nm 공정과 7nm 공정 사이에 징검다리 격인 공정으로, 파생 공정 없이 빠르게 넘어간 세대이다.2.4.1. 10FF (CLN10FF)
2017년 양산을 시작하였다. 배선층에 SADP 패터닝을 도입하여 자유도를 다소 타협한 (2D → 1D) 대신 pitch를 64 nm → 44 nm로 축소하였고, 핀에는 SAQP 패터닝을 도입하였다. CPP 또한 90 nm → 66 nm로 축소하였다.2.5. 7 nm/6 nm
2018년 양산을 시작해 2020년대 초반 TSMC의 주력 공정이었고 현재도 활발히 사용되고 있는 공정이다. 경쟁사에서 ArFi 쿼드 패터닝(SAQP) 또는 EUV를 공격적으로 도입한 것과 달리 ArFi 더블 패터닝(SADP)을 주로 사용하고, 핀에만 SAQP를 사용한다.2.5.1. N7 (CLN7FF)
2018년 양산을 시작한 1세대 7 nm 공정이다. CPP를 66 nm → 57 nm로 축소하였고 배선층의 최소 pitch 또한 44 nm → 40 nm로 축소하였다.2.5.2. N7HPC / N7 Large Die
HPC 제품에 최적화한 공정으로, 일반 N7 공정 대비 밀도는 다소 타협하였지만 트랜지스터를 고성능/고전압에 최적화하였고 pitch가 더 넓은 배선층을 사용하는 등 면적이 넓은 다이에 맞춰 수율을 높인 구성을 채택하였다.2.5.3. N7P
N7을 이은 2세대 7 nm 공정으로, 성능이 소폭 개선되었다.2.5.4. N7+ (CLN7FF+)
N7 공정을 기반으로 TSMC 최초로 EUV를 도입한 공정이다. N7 대비 밀도가 다소 개선되었다. 다만 초기 EUV 공정인 만큼 생산량이 많지는 않고, metal pitch 등 일부 공정 스펙의 변화로 기존 N7 공정의 설계를 재활용할 수 없어 널리 사용되지는 않았다.2.5.5. N6 (CLN6FF)
N7 공정을 기반으로 N7+ 대비 더 많은 레이어에 EUV를 도입하여 수율 및 사이클 타임을 개선한 공정이다. 2020년 양산을 시작하였다. 덧붙여 N7+와는 달리 N7 공정의 설계를 그대로 재사용 가능하다. (이 경우 칩의 면적은 N7과 동일)2.5.6. N6e
2.6. 5 nm/4 nm
2024년 기준으로 TSMC의 주력 공정이다. 10개 이상 레이어에 EUV를 적용하여 7nm 대비 마스크 수가 소폭 감소하였으며, design rule scaling 및 COAG, SDB(CNOD) 도입, DTCO의 대대적인 도입으로 칩 크기의 35%~40% 감소를 달성하였다. 그리고 전자 이동성이 우수한 소재(SiGe)를 p타입 핀펫 채널에 도입하여 성능을 개선하였고 EUV 도입 및 소재 개선으로 배선층(metal 및 via)의 RC를 7nm 공정과 비슷한 수준으로 유지하였다. 또한 uLVT보다 더 고속으로 동작하는 eLVT 및 HPC용 3핀 표준 셀, 기존 HD-MiM 대비 4배 밀도의 SHD-MiM 등 HPC용 옵션을 추가로 제공한다.2.6.1. N5
2020년 양산을 시작한 1세대 5 nm 공정이다. 작은 pitch에서 blur 현상이 나타남에 따라 일부 레이어에 EUV 더블 패터닝을 적용하였다. CPP를 57 nm → 51 nm으로 소폭 축소하였으며 SDB를 도입하였고 셀 높이를 240 nm → 210 nm으로 줄여 N7 대비 밀도가 50% 개선되었다. 메탈 피치가 40 nm → 28 nm으로 40% 감소한 것에 비해 작은 밀도 향상 폭을 보이는데, 이는 N5의 SDB 구현인 CNOD가 일반적인 SDB 구현인 CPODE 및 DDB에 비해 추가적인 contact를 필요로 해 셀 높이 측면에서 불리하기 때문이다.2.6.2. N5HPC
HPC 제품에 최적화한 공정으로, 일반 N5 공정 대비 밀도는 다소 타협하였지만 트랜지스터를 고성능/고전압에 최적화하였고 pitch가 더 넓은 배선층을 사용하는 등 면적이 넓은 다이에 맞춰 수율을 높인 구성을 채택하였다.2.6.3. N5P
N5를 이은 2세대 5 nm 공정으로, 성능이 소폭 개선되었다.2.6.4. N4
N5 공정에 약간의 optical shrink 및 셀 설계의 일부 수정을 적용하여 밀도를 소폭 높인 공정이다. 마스크의 수를 소폭 줄였고 소자 및 배선층 특성이 향상되어 전성비가 개선되었다. N5 공정의 설계를 그대로 재사용 가능하다. (이 경우 칩의 면적은 N5와 동일)2.6.5. N4P
N4 대비 6% 성능이 개선된 2세대 4 nm 공정이다.2.6.6. N4X
성능을 극대화한 4 nm 공정이다.2.6.7. N4C
N4P 공정을 기반으로 비용을 최대 8.5% 절감 가능한 공정으로, 2025년 양산 예정이다. D0는 N4P와 동일하다. N4P용 설계를 그대로 재사용하거나, N4C용으로 재설계하여 면적을 줄이는 옵션을 선택할 수 있다.2.6.8. N5A
자동차용 5 nm 공정이다.2.7. 3 nm
TSMC의 마지막 핀펫 공정이다. 밀도를 극대화한 N3B 공정과 밀도를 타협하여 비용 및 성능을 개선한 N3E 공정으로 나뉜다.2.7.1. N3/N3B
2022년 양산을 시작한 1세대 3 nm 공정이다. CPP를 최대 45 nm까지 축소하였고, SAC(self-aligned contact) 기술을 도입하여 공정 편차를 줄였다. SRAM 밀도는 N5 대비 소폭 개선된 수준이다. 실 제품은 2023년부터 출시되었다. 가격 및 성능 이슈로 애플(A17, M3) 및 인텔(루나레이크, 애로우레이크)만 사용한다.2.7.2. N3E
N3(N3B) 대비 밀도를 다소 타협하여 수율 및 비용을 개선하고 성능 및 전력 소모를 개선한 3 nm 공정이다. N3B에서 EUV 더블 패터닝이 적용되었던 3개 레이어를 싱글 패터닝으로 대체하였다.N5 대비 CPP를 51 nm → 48 nm로 축소하였고 metal pitch를 28 nm → 23 nm로 축소하면서 개선된 소재를 도입하여 배선층의 RC 증가를 억제하였다. #